东北证券 半导体行业点评：韬芯片交出能效答卷，低功耗EDA迎来机遇

摘要

2026年9月4日，华为何庭波在ChinaXiv提交第二篇韬定律论文预印本，披露麒麟2026逻辑折叠芯片的性能、功耗及功率密度数据，回应三维堆叠的发烫质疑，韬路线的产业验证进一步深入。 实测显示，相较麒麟9030 Pro，同等性能下麒麟2026的NPU、GPU功耗分别下降66%、58%，CPU性能核在HNX测试中下降41%，NPU维持29TOPS时电压从0.85V降至0.55V。 报告认为节电关键在于逻辑折叠将部分横向长线变为垂直短连线、减少信号充放电开销，并以更多并行单元在更低频率、电压下完成相同任务。 低功耗并非堆叠的附赠品：首代折叠DSP节电25%、面积缩小40%、功率密度反而上升24%，NPU全速模式性能提升141%、功率密度高于前代；麒麟2026已实现1.5微米混合键合间距及约5000万个垂直互连，麒麟2027已有晶圆达到1微米、超过1亿个互连。 连接越密，对工艺模型、功耗分析、时序验证和热感知布局的要求越高，韬路线推进离不开晶圆厂与EDA厂商共同迭代。 报告据此梳理低功耗EDA、制造工艺配套（CMP、TSV、模塑设备与材料）与晶圆制造三条受益方向并列举相关标的，同时声明未覆盖标的不作任何投资推荐。 电子行业评级维持优于大势，风险提示为技术落地不及预期、量产良率爬坡风险、需求不及预期。

主要观点

• 事件驱动：2026年9月4日华为何庭波在ChinaXiv提交第二篇韬定律论文预印本，披露麒麟2026逻辑折叠芯片的性能、功耗及功率密度数据，回应三维堆叠的发烫质疑

• 能效实测：相较麒麟9030 Pro，同等性能下麒麟2026的NPU、GPU功耗分别下降66%、58%，CPU性能核在HNX测试中下降41%

• 节电机制：逻辑折叠将部分横向长线变为垂直短连线、减少信号充放电开销，并以更多并行单元在更低频率、电压下完成相同任务；NPU维持29TOPS时电压从0.85V降至0.55V，降压进一步放大节电收益

• 报告认为即便晶体管缩小受限，电路与架构创新同样能推动能效进步，国产芯片由此获得新的演进空间

• 低功耗是软硬件协同设计的成果而非堆叠附赠品：首代折叠DSP节电25%、面积缩小40%、功率密度反而上升24%，NPU全速模式性能提升141%且功率密度高于前代；并行资源分配、电压频率选择与避免上下层热点重叠决定芯片能否兼顾性能与温度

• 工艺进展：麒麟2026已实现1.5微米混合键合间距及约5000万个垂直互连，麒麟2027已有晶圆达到1微米、超过1亿个互连，连接越密跨层设计自由度越高

• 连接密度提升对工艺模型、功耗分析、时序验证和热感知布局的要求更高，韬路线推进离不开晶圆厂与EDA厂商共同迭代，低功耗EDA价值进一步凸显

• 报告梳理三条受益方向：低功耗EDA（功耗分析、优化与验证）、制造工艺配套（混合键合、C-Molding及CMP、TSV、模塑设备与材料）、晶圆制造（韬路线有望缓解功耗约束）

• 风险提示：技术落地不及预期、量产良率爬坡风险、需求不及预期

论述逻辑

• 何庭波提交韬定律第二篇论文并披露麒麟2026实测数据（NPU/GPU功耗降66%/58%、CPU性能核降41%、29TOPS下电压0.85V降至0.55V）→ 证明逻辑折叠通过缩短互连、并行降频降压实现节电 → 首代折叠DSP与NPU的功率密度数据说明低功耗依赖软硬件协同设计而非堆叠附赠 → 混合键合间距由麒麟2026的1.5微米/约5000万互连演进至麒麟2027晶圆的1微米/超1亿互连，连接密度抬升对工艺模型、功耗分析、时序验证和热感知布局的要求 → 得出低功耗EDA、制造工艺配套设备材料、晶圆制造三条受益主线 → 维持电子行业优于大势评级

关键展望

• 韬路线提供缓解功耗约束的工程方案，有望降低落地难度，推动更多芯片采用该技术，利好具备相关工艺能力的晶圆厂

• 互连密度持续提升是明确的工艺演进方向：麒麟2027已有晶圆达到1微米混合键合间距、超过1亿个互连

• 评级含义：未来6个月内电子行业指数收益超越市场基准（A股以沪深300指数为基准）

• 后续验证点与风险：技术落地进度、量产良率爬坡、终端需求表现

推荐标的

• 低功耗EDA方向：中胤时尚（收购英诺达，未覆盖）、华大九天（未覆盖）、概伦电子、广立微等；理由是韬芯片节电需从设计源头实现，功耗分析、优化与验证价值进一步凸显

• 制造工艺方向：耐科装备（未覆盖）、三佳科技（未覆盖）、华海诚科、拓荆科技、北方华创、盛美上海等；理由是混合键合与C-Molding带动CMP、TSV、模塑设备与材料等配套环节需求

• 晶圆制造方向：中芯国际（未覆盖）、华虹宏力、燕东微（未覆盖）等；报告明确声明未覆盖标的不作任何投资推荐